级联拓扑特色及应用

功率MOSFET器件已经广泛应用于电源系统及功率变换装置中，然而很多工程师由于非半导体专业而对其结构和特性缺乏了解，除去常规知道的有导通电阻，并造成损耗外，还有开关损耗及驱动损耗。但是MOSFET有一重要特性，即其源漏电压升高增大2倍时，其Rds（on）会增大大约4倍。因此在处理低压大电流输出的同步整流时，怎样去选用最低耐压的MOSFET而达到最佳效率,却往往做不好。

在DC/DC的设计研制中，输出电压是要稳定的。而输入电压是变化的。一般是变化一倍。这就使得变压器工作磁密也呈现一倍的变化。在低端输入电压下，输入电流最大，磁密最低，而电流密度最高。在高端输入电压下，则磁密最高，而电密却最低。因此变压器的磁芯及导线都不是处在最佳工作状态。若是输入电压变化三倍甚至四倍时，此现象会更严重。如何使变压器中磁芯及导线都工作在最佳状态呢？

基于上述考虑，SynQor公司的工程师设计出一种两级联合的DC/DC电路新拓扑，并获成功，且申请了专利。它的电路拓扑原理图见图1。第一级它采用同步降压的Step down电路拓扑。由于输入电压较高，处理的电流较小，又采用了预检测开关状态，以便提前或滞后驱动MOSFET的技术，进一步提升效率。该级可达到96%以上的效率。它将输入电压降至某一中间值，例如对于36~75V输入可降至28V。注意此级输出只使用滤波电感而不用滤波电容。第二级则采用了交互工作的两个正激电路。变压器二次侧同步整流后的输出处只用滤波电容，而不需电感。

图1级联拓扑原理简图

两个正激电路的占空比各为50%，且交替导通工作传输能量，变压器二次侧的同步整流采用互相为对方MOSFET的栅极提供偏置电压的作法，简单易行且效果很好。而在电路输出部分只用滤波电容，不用滤波电感。将输出电压通过光耦隔离系统反馈至初级侧去调节同步降压级的占空比。以达到输出稳压，系统闭环。这就是整个的工作过程。下面我们分析一下其优点。

首先二次侧同步整流MOSFET工作时承受电压，仅为输出电压的一倍，因为占空比为50%例如5V输出时，同步整流MOSFET耐压为10V，我们选择16V耐压MOSFET既可。而占空比变化一倍的情况下，同步整流MOSFET要承受24V耐压。我们至少要选择30V甚至为安全要选40V的MOSFET。在这种情况下，这种拓扑的同步整流的损耗作到了最低。不仅导通损耗低，开关损耗也低。

其次，变压器工作在占空比不变的条件下，磁密，电密都可选择在最

佳状态，因此它的体积也是最小的，磁芯及铜线的利用都是最充分的。 第三，它的输出可以省掉一个滤过大电流的滤波电感。它不仅提高了效率，还节省了体积和空间。因为这个电感移在变压器之前，处理小电流所以效率很高，体积也小。特别对低压大电流输出效果更佳。

这样处理的结果使第二级效率达到97%。两级合在一起总效率达到了93%以上。控制方法也不复杂，采用UC3843外加HIP2100组成降压电路。UC3843的振荡输出去驱动一个触发器，此触发器的各50%占空比输出分别去驱动交互正激电路的功率MOSFET。控制成本没有增加，仅仅是在初级用了四颗MOSFET。降压电路的MOSFET耐压也不必如普通正激电路要用200V的MOSFET，降压级MOSFET仅用100V或80V即可。而交互正激电路采用55V MOSFET即可。这又给整个DC/DC变换器提高效率创造了空间。下面为该电路细节控制部分，见图2。

图2 级联拓扑控制电路方案

对于36~72V输入，降压级占空比可以设计在30%~60%中间电压选择在28

V。对于18~72V输入，占空比选择在20%~80%中间电压选择在15V。象这样输入范围变化大的DC/DC采用这种方案就方便多了。而且整体效率还很高。因而这种拓扑可谓特别适合于输入电压变化大的场合。

由于这是专利技术，我们不好直接选用。但它提供了一种思维方法。例如我们可以设计成降压加推挽的级联拓扑，也可以设计成降压加全桥的级联拓扑。根据输出功率大小选择即可，同样可以收到上述效果。 美国国家半导体公司在今年推出了专用控制IC LM5041。它即是驱动降压级与推挽级级联拓扑的最佳IC。图3为LM5041的方框电路。它共有四个输出，HD及LD为驱动降压级。

图3 LM5041控制IC的方框电路

push pull为驱动推挽级，其中Time 端子很重要，它用于设置push pull级的死区时间或者设置交互正激电路interforward的交互重叠时间。以便于第二级采用交互正激电路时可以作到超过50%占空比的设置。而第二级为推挽或全桥时则应设置为死区时间。图4为LM5041驱动推挽的电路方框图。

图4 LM5041推挽电路拓扑框图

其主要特点为：

1 它由降压调节级与推挽隔离级组成

2 推挽级功率MOSFET电压应为中间总线电压的一倍。但因占空比大，达50%，几乎无尖峰的干扰，所以比普通推挽级应力低，开关损耗也低。

3 省去大电流输出滤波电感。4 适于多输出应用。

5 二次同步整流MOSFET应力也低。

6 适于输入电压变化范围大，中间总线电压。

图5 LM5041驱动半桥电路的拓扑框图

其主要特点为：

1 它由降压调节级与半桥隔离级组成

2 它在输出级需要再增加一个小感量大电流电感及半桥分压电容3 半桥级MOSFET的电压应力比推挽级低

4 其他特色基本相同。由于多出了分压电容及输出滤波电感所以该方案不太可取。

图6 为LM5041驱动全桥的电路方框图，其主要特点如下：

图6 LM5041驱动全桥电路拓扑方框图

1 它由降压调节级与全桥隔离级组成

2 它的隔离级变压器利用最充分比推挽级的电密利用好，比正激的磁密利用好。

3 比半桥节省了分压电容及次级的滤波电感4 全桥级MOSFET的电压应力比推挽级低5 全桥级MOSFET的电流应力比半桥级低

6 用的功率MOSFET太多，成本最高，驱动损耗也比较大。

从上面几种级联方式比较结果，并与其他优秀DC/DC拓扑相比较，我们已经充分看到了它的优点。然而任何事物都不是绝对的，它也只能适应一定的应用范围。无论如何，它也是由两级组成，它的效率经两级一乘，就会跌落下来。所以在输入变化小于一倍的情况下，它的效率是不会超过92%的。此外元件用量大，成本高，控制也略显复杂。